МЕТОД ГЕНЕРАЦИИ ТОПОЛОГИЧЕСКИХ ОГРАНИЧЕНИЙ ВЫЧИСЛИТЕЛЬНЫХ СТРУКТУР ДЛЯ РЕКОНФИГУРИРУЕМЫХ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ
Аннотация
Для реконфигурируемых вычислительных систем на базе ПЛИС эффективными прикладными программами являются параллельно-конвейерные программы, обеспечивающие реальную производительность более 50% от пиковой. Статья посвящена решению проблемы сокращения времени их разработки. Вычислительные структуры таких программ используют большой объём вычислительного ресурса ПЛИС, функционирующих на высокой тактовой частоте. Однако одновременная максимизация объёма задействованного ресурса ПЛИС и тактовой частоты находится в некотором противоречии, поскольку при большом заполнении снижается вариативность размещения функциональных узлов вычислительных структур и коммутационная матрица ПЛИС при трассировке информационных каналов между ними не обеспечивает требуемых характеристик по времени распространения сигналов. Более того в современных САПР алгоритмы размещения и трассировки учитывают только архитектурные и геометрические особенности ПЛИС. Поэтому при использовании большого числа специализированных примитивов, вариативность размещения которых крайне мала, достижение высоких тактовых частот в автоматическом режиме синтеза практически невозможно. Для решения этой проблемы также необходимо учитывать информационные зависимости между функциональными узлами вычислительных структур, но характер информационных зависимостей решаемых задач различных предметных областей может существенно отличаться. Поэтому разработчики вынуждены каждый раз вручную размещать на ПЛИС функциональные узлы путём создания скриптовых инструкций топологических ограничений. Время формирования топологических ограничений для ПЛИС прежних поколений было приемлемым, поскольку они содержали, как правило, до нескольких сотен специализированных примитивов. Однако в современных ПЛИС их количество достигает нескольких тысяч и даже десятков тысяч штук, что приводит к значительному увеличению времени разработки эффективных прикладных программ. Предлагаемый метод позволяет автоматизировать процесс разработки топологических ограничений вычислительных структур. Исследования были проведены при разработке прикладных программ решения ряда задач на основе алгоритмов БПФ, AES и LU-разложения для реконфигурируемого компьютера «Tertius-2». В результате значительного сокращения временных затрат, обусловленных числом итераций оптимизации вычислительных структур, общее время синтеза было сокращено до трех раз
Список литературы
1. Kalyaev I.A., Dordopulo A.I., Levin I.I., Fedorov A.M. Razvitie otechestvennykh mnogokristal'nykh rekonfiguriruemykh vychislitel'nykh sistem: ot vozdushnogo k zhidkostnomu okhlazhdeniyu [Develop-ment of domestic multi-crystal reconfigurable computing systems: from air to liquid cooling ], Tr. SPIIRAN [Proceedings of SPIIRAS]. St. Petersburg: Izd-vo SPIIRAN FGBUN Sankt-Peterburgskiy institut informatiki i avtomatizatsii RAN, 2017, No. 1 (50), pp. 5-31. DOI: 10.15622/sp.50.1.
2. Kalyaev A.V., Levin I.I. Modul'no-narashchivaemye mnogoprotsessornye sistemy so strukturno-protsedurnoy organizatsiey vychisleniy [Modularly scalable multiprocessor systems with structural-procedural organization of computations]. Moscow: Yanus-K, 2003, 380 p.
3. Kalyaev I.A., Levin I.I. Rekonfiguriruemye vychislitel'nye sistemy na osnove PLIS [Reconfigurable computing systems based on FPGAs]. Rostov-on-Donu: Izd-vo YuNTS RAN, 2022, 506 p. ISBN 978-5-4358-0232-0.
4. Vivado Overview. Available at: https://www.amd.com/en/products/software/adaptive-socs-and-fpgas/vivado.html (accessed 08 November 2024).
5. FPGA Design Software – Quartus Prime. Available at: https://www.intel.com/content/www/us/en/ products/details/fpga/development-tools/quartus-prime.html (accessed 08 November 2024).
6. Alekseev K.N., Sorokin D.A., Leont'ev A.L. Metodika sozdaniya topologicheskikh ogranicheniy pri vysokoy utilizatsii resursov PLIS [Methodology for creating topological constraints with high utilization of FPGA resources], Izvestiya YuFU. Tekhnicheskie nauki [Izvestiya SFedU. Engineering Sciences], 2022, No. 4, pp. 200-212.
7. Dichenko A.A., Sorokin D.A., Levin I.I. Printsipy razmeshcheniya vychislitel'nykh struktur na PLIS rekonfiguriruemykh vychislitel'nykh sistem [Principles of placing computing structures on FPGAs of reconfigurable computing systems], Deutsche Internationale Zeitschrift für Zeitgenössische Wissen-schaft, 2024, No. 79, pp. 54-63. DOI: 10.5281/zenodo.11127391. EDN TBKWEJ.
8. Alekseev K.N., Sorokin D.A. Optimizatsiya vychislitel'nykh struktur pod arkhitekturu PLIS XILINX [Optimization of computing structures for the XILINX FPGA architecture], FPGA-Systems Magazine: FSM: № ALFA (state_0), 2023, 166 p., pp. 75-82. Available at: https://fpga-systems.ru/fs_fsm/ state_0/fsm_state_0.pdf (accessed 17 September 2024).
9. Vivado Design Suite User Guide: Using Constraints (UG903). Available at: https://docs.amd.com /r/en-US/ug903-vivado-using-constraints (accessed 20 November 2024).
10. Vivado Design Suite User Guide: Design Analysis and Closure Techniques (UG906). Available at: https://docs.amd.com/r/en-US/ug906-vivado-design-analysis (accessed 20 November 2024).
11. Intel Quartus Prime Standard Edition User Guide: Design Constraints. Available at: https://www.intel.com/content/www/us/en/docs/programmable/683492/18-1/constraining-designs.html (accessed 21 November 2024).
12. Speed Grade. Available at: https://www.intel.com/content/www/us/en/docs/programmable/683703/17-1/speed-grade.html (accessed 03 December 2024).
13. Xilinx WP380 Xilinx Stacked Silicon Interconnect Technology Delivers Breakthrough FPGA Capacity, Bandwidth, and Power Efficiency (WP380). Available at: https://docs.amd.com/v/u/en-US/wp380_Stacked_Silicon_Interconnect_Technology (accessed 03 December 2024).
14. Virtex-6 Family Overview (DS150). Available at: https://docs.amd.com/v/u/en-US/ds150 (accessed 10 December 2024).
15. Kalyaev I.A., Levin I.I., Semernikov E.A., Dordopulo A.I. Rekonfiguriruemye vychislitel'nye sistemy na osnove PLIS semeystva Virtex-6 [Reconfigurable computing systems based on FPGAs of the Virtex-6 family], Parallel'nye vychislitel'nye tekhnologii (PaVT'2011): Tr. mezhdunarodnoy nauchnoy konfer-entsii, Moskva, 28 marta – 01 2011 goda [Proceedings of the international scientific conference, Mos-cow, March 28 – January 2011], Responsible for the release: L.B. Sokolinskiy, K.S. Pan. Moscow: Iz-datel'skiy tsentr YuUrGU, 2011, pp. 203-210. EDN TBLWND.
16. 7 Series FPGAs Data Sheet: Overview (DS180). Available at: https://docs.amd.com/v/u/en-US/ds180_7Series_Overview (accessed 10 December 2024).
17. UltraScale Architecture and Product Data Sheet: Overview (DS890). Available at: https://docs.amd.com/v/u/en-US/ds890-ultrascale-overview (accessed 10 December 2024).
18. Versal Architecture and Product Data Sheet: Overview (DS950). Available at: https://docs.amd.com/v/u/en-US/ds950-versal-overview (accessed 11 December 2024).
19. Vivado Design Suite (WP416). Available at: https://docs.amd.com/v/u/en-US/wp416-Vivado-Design-Suite (accessed 10 December 2024).
20. Defining Implementation Strategies • Vivado Design Suite User Guide: Implementa-tion (UG904). Available at: https://docs.amd.com/r/en-US/ug904-vivado-implementation/Defining-Implementation-Strategies (accessed 10 December 2024).
21. Tertsius-2 | NITS super-EVM i neyrokomp'yuterov [Tertsius-2 | Research Center of Supercomputers and Neurocomputers]. Available at: https://superevm.ru/index.php?page=tertsius-2 (accessed 14 Janu-ary 2025).
