Перейти к основному контенту Перейти к главному меню навигации Перейти к нижнему колонтитулу сайта
##common.pageHeaderLogo.altText##
Известия ЮФУ
Технические науки
  • Текущий выпуск
  • Предыдущие выпуски
    • Архив
    • Выпуски 1995 – 2019
  • Редакционный совет
  • О журнале
    • Официально
    • Основные задачи
    • Основные рубрики
    • Специальности ВАК РФ
    • Главный редактор
English
ISSN 1999-9429 print
ISSN 2311-3103 online
  • Вход
  1. Главная /
  2. Найти

Найти

Расширенные фильтры
Опубликовано после
Опубликовано до

Результаты поиска

Найден один результат.
  • СОПРЯЖЕННОЕ МОДЕЛИРОВАНИЕ БИС В САПР ПЕЧАТНЫХ УЗЛОВ

    А. В. Хлуденев , С.А. Сильвашко
    2024-10-08
    Аннотация ▼

    Виртуальное прототипирование выполняют в процессе разработки новых изделий с целью
    проверки проекта перед созданием физического прототипа, используя компьютерные модели.
    В САПР печатных узлов с этой целью используют SPICE симуляторы схем. Печатные узлы совре-
    менных электронных устройств построены на одной или нескольких интегральных схем (ИС) вы-
    сокой степени интеграции. Функционал больших интегральных схем (БИС) дополняют вспомога-
    тельные ИС и дискретные компоненты. В большинстве случаев требуемая эффективность обес-
    печивается при использовании БИС с процессорными ядрами. Поэтому симуляторы схем должны
    обеспечивать сопряженное моделирование аппаратных и программных средств. Приемлемыми по
    затратам вычислительных ресурсов являются модели БИС системного уровня. Основные дости-
    жения в области моделирования на системном уровне, включая сопряженное моделирование, свя-
    заны с разработкой самих БИС. В схемах печатных узлов они являются готовыми комплектую-
    щими изделиями. Эту специфику необходимо учитывать при реализации инструментов верифика-
    ции схем печатных узлов. Модели БИС системного уровня должны встраиваться в модель всей
    схемы, быть экономичными и обеспечивать требуемую точность на границе внешних выводов.
    Модели цифровых БИС должны достоверно отображать задержки между изменениями уровней
    на выводах и диагностировать нарушения синхронизации. Модели БИС должны разрабатывать
    пользователи САПР печатных узлов, учитывая специфику проекта. Целью исследования является
    поиск решений для построения моделей БИС, включающих процессорные ядра, для прототипиро-
    вания схем, используя OrCAD PCB Designer with PSpice. В статье рассматривается задача по-
    строения C/C++ модели для микроконтроллера семейства dsPIC, выполняющего обработку сиг-
    нала в реальном времени. Приведены пример построения модели, используя инструменты PSpice
    Model Editor, и результаты моделирования.

1 - 1 из 1 результатов

links

Для авторов
  • Подать статью
  • Требования к рукописи
  • Редакционная политика
  • Рецензирование
  • Этика научных публикаций
  • Политика открытого доступа
  • Сопроводительные документы
Язык
  • English
  • Русский

journal

* не является рекламой

index

Индексация журнала
* не является рекламой
Информация
  • Для читателей
  • Для авторов
  • Для библиотек
Адрес редакции: 347900, г. Таганрог, ул. Чехова, д. 22, А-211 Телефон: +7 (8634) 37-19-80 Электронная почта: iborodyanskiy@sfedu.ru
Публикация в журнале бесплатна
Больше информации об этой издательской системе, платформе и рабочем процессе от OJS/PKP.
logo Сайт разработан командой ЦИИР