МЕТОДЫ ЛОГИЧЕСКОГО РЕСИНТЕЗА ДЛЯ ТОПОЛОГИЧЕСКОГО ПРОЕКТИРОВАНИЯ МИКРОЭЛЕКТРОННЫХ СХЕМ

  • Н. О. Васильев Институт проблем проектирования в микроэлектронике РАН (ИППМ РАН)
  • П. И. Фролова Институт проблем проектирования в микроэлектронике РАН (ИППМ РАН)
  • Г. А. Иванова Институт проблем проектирования в микроэлектронике РАН (ИППМ РАН)
  • А. Н. Щелоков Институт проблем проектирования в микроэлектронике РАН (ИППМ РАН)
Ключевые слова: Ресинтез, транзисторы с вертикальным затвором (FinFET), КМОП технология, ПЛИС

Аннотация

С уменьшением технологических норм возрастает число правил проектирования.
Для сокращения временных затрат на проверку правил проектирования для технологий 22
нм и ниже переходят к использованию регулярных структур в нижних слоях топологии.
При проектировании схем на основе регулярного шаблона становится возможным совме-
щение логического и топологического этапов проектирования. Данная задача также ак-
туальна для проектирования схем на ПЛИС. В данной работе рассматривается метод
структурной оптимизации логических схем на этапе топологического проектирования.
Метод адаптирован для применения в маршруте проектирования схем с регулярными
структурами в нижних слоях топологии, а также для ресинтеза технологических ото-
бражений на ПЛИС. Для схем с применением регулярных структур предлагается метод
логического синтеза в базисе элементов, для которых построены компактные топологиче-
ские шаблоны. Это позволяет упростить этап топологического проектирования, а также
ведет к дополнительному снижению площади проектируемого устройства. Оптимизация
логических схем для ПЛИС проводится при помощи алгоритма моделирования отжига,
производящего логические операции над специальной графовой моделью, учитывающей
особенности ПЛИС. Учет особенностей различных технологий в предлагаемом методе
позволяет добиться хороших результатов по необходимым параметрам, в частности по
занимаемой проектируемой схемой площади.

Литература

1. Hu C. Gate oxide scaling limits and projection, International Electron Devices Meeting. Technical
Digest. IEEE, 1996, pp. 319-322.
2. Yeo Y.C., King T.J., Hu C. MOSFET gate leakage modeling and selection guide for alternative
gate dielectrics based on leakage considerations, IEEE Transactions on Electron Devices,
2003, Vol. 50, No. 4, pp. 1027-1035.
3. Agostinelli M. Leakage-delay tradeoff in FinFET logic circuits: A comparative analysis with
bulk technology, IEEE Transactions. Very Large Scale Integrated (VLSI) Systems, 2010,
pp. 232-245.
4. Najibi M. et al. Prototyping globally asynchronous locally synchronous circuits on commercial
synchronous FPGAs, 16th IEEE International Workshop on Rapid System Prototyping
(RSP'05). IEEE, 2005, pp. 63-69.
5. Yurlin S.V., Bychkov I.N. Prototipirovanie na osnove PLIS dlya verifikatsii mnogoyadernykh
mikroprotsessorov [FPGA-based prototyping for multi-core microprocessor verification],
Problemy razrabotki perspektivnykh mikro- i nanoelektronnykh sistem (MES) [Problems of
development of advanced micro-and nanoelectronic systems (MES)], 2014, No. 4, pp. 45-50.
6. Bhattacharya D., Jha N.K. FinFETs: From Devices to Architectures, Advances in Electronics,
2014, 21 p.
7. Manukyan A.A. Issledovanie i razrabotka metodov logiko-topologicheskogo sinteza
bibliotechnykh elementov i blokov dlya KMOP tekhnologiy s trekhmernym zatvorom
tranzistora: diss. … kand. tekhn. nauk [Research and development of methods for logicaltopological
synthesis of library elements and blocks for CMOS technologies with a threedimensional
transistor gate: cand. of eng. sc. diss.], 2015, pp. 31-79.
8. Gavrilov S.V., Ivanova G.A., Manukyan A.A. Metody proektirovaniya zakaznykh slozhnofunktsional'nykh
blokov v bazise elementov s regulyarnoy topologicheskoy strukturoy v sloyakh
polikremniya i diffuzii [Methods for designing custom complex-functional blocks in the basis of elements
with a regular topological structure in polysilicon and diffusion layers ], Problemy
razrabotki perspektivnykh mikro- i nanoelektronnykh sistem (MES) [Problems of development of
advanced micro- and nanoelectronic systems (MES)], 2014, No. 1, pp. 161-166.
9. Ryzhova D.I., Vasil'ev N.O., Zhukova T.D. Algoritm mezhventil'nogo resinteza na tranzistornom
urovne dlya avtomatizirovannogo proektirovaniya mikroelektronnykh skhem [Transistor-level interventional
resynthesis algorithm for computer-aided design of microelectronic circuits], Problemy
razrabotki perspektivnykh mikro- i nanoelektronnykh sistem (MES) [Problems of development of
advanced micro-and nanoelectronic systems (MES)], 2018, No. 1, pp. 193-198.
10. Gavrilov S.V., Kareva E.S., Ryzhova D.I. Algoritmy logiko-topologicheskogo sinteza
bibliotechnykh elementov i blokov s regulyarnoy strukturoy dlya tekhnologicheskikh norm
proektirovaniya 32 nm [Algorithms for logical-topological synthesis of library elements and
blocks with a regular structure for technological design standards of 32 nm], Izvestiya vysshikh
uchebnykh zavedeniy [Proceedings of higher educational institutions], 2017, Vol. 22, No. 4,
pp. 42017369.
11. Bryant R.E. Graph-based algorithms for boolean function manipulation, Computers, IEEE
Transactions on, 1986, Vol. 100, No. 8, pp. 677-691.
12. Talalay M.S. Metod logiko-topologicheskogo sinteza nanometrovykh KMOP skhem na osnove
tranzistornykh shablonov: diss. … kand. tekhn. nauk [Method of logical-topological synthesis
of nanometer CMOS circuits based on transistor templates: cand. of eng. sc.
diss.], 2012.
13. Betz V., Rose J. How much logic should go in an FPGA logic block, IEEE Design & Test of
Computers, 1998, Vol. 15, No. 1, pp. 10-15.
14. Jones D., Lewis D.M. A time-multiplexed FPGA architecture for logic emulation, Proceedings
of the IEEE 1995 Custom Integrated Circuits Conference. IEEE, 1995, pp. 495-498.
15. Ling A., Singh D.P., Brown S.D. FPGA technology mapping: a study of optimality, Proceedings.
42nd Design Automation Conference, 2005. IEEE, 2005, pp. 427-432.
16. Cong J., Ding Y. On area/depth trade-off in LUT-based FPGA technology mapping, IEEE Transactions
on Very Large Scale Integration (VLSI) Systems, 1994, Vol. 2, No. 2, pp. 137-148.
17. Jang S. et al. WireMap: FPGA technology mapping for improved routability, Proceedings of the
16th international ACM/SIGDA symposium on Field programmable gate arrays, 2008, pp. 47-55.
18. Lehman E. et al. Logic decomposition during technology mapping, IEEE Transactions on Computer-
Aided Design of Integrated Circuits and Systems, 1997, Vol. 16, No. 8, pp. 813-834.
19. Vasilyev N.O., Tiunov I.V., Ryzhova D.I. Resynthesis for FPGA During Technology Mapping
Stage, 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering
(EIConRus). IEEE, 2019, pp. 1644-1647.
20. Vasilyev N.O., Tiunov I.V., Ryzhova D.I. The Simulated Annealing Based Logical Resynthesis
Method for LUT-based FPGAs, 2020 IEEE Conference of Russian Young Researchers in
Electrical and Electronic Engineering (EIConRus). IEEE, 2020, pp. 1892-1894.
Опубликован
2020-11-22
Выпуск
Раздел
РАЗДЕЛ II. АВТОМАТИЗАЦИЯ ПРОЕКТИРОВАНИЯ