ОСОБЕННОСТИ НИЗКОВОЛЬТНЫХ ЦИФРОВЫХ СХЕМ НА ОСНОВЕ КМОП-ТЕХНОЛОГИЙ 90–20 НМ
Аннотация
С целью снижения потребляемой мощности и повышения энергетической эффективности в КМОП интегральных схемах используется подпороговый режим работы транзисторов. При этом напряжение питания снижается до уровня меньше пороговых напряжений МОП-транзисторов, резко уменьшаются токи транзисторов и падает быстродействие устройств. Однако, в ряде применений значительное снижение потребляемой мощности оказывается более важным, чем низкое быстродействие. Поэтому КМОП интегральные схемы в подпороговом режиме нашли применение там, где определяющим требованием является радикальное уменьшение потребляемой мощности. К настоящему времени в разной степени освоения фирмами в мире используются субмикронные КМОП-технологии с минимальными проектными размерами элементов от 500 до 3 нм, причем большая часть продукции приходится на КМОП СБИС уровня 90–20 нм. В работе проведен анализ особенностей характеристик низковольтных цифровых схем на основе КМОП-технологий уровня 90–20 нм с целью выработки рекомендаций по проектированию энергоэффективных устройств на их основе. Рассмотрена методика определения ключевых параметров предиктивных моделей МОП-транзистора в подпороговом режиме. Получены выражения характеристик КМОП-инвертора в подпороговой области. Анализ результатов расчетов показывает существенное ухудшение характеристик КМОП-элементов в подпороговом режиме при уменьшении минимальных проектных размеров менее 90 нм. Это объясняется тем, что при разработке конструкции и технологии изготовления СБИС уровня 90–20 нм все меры были направлены на снижение токов утечки закрытых транзисторов в надпороговом режиме с целью уменьшения статической составляющей потребляемой мощности. Для повышения характеристик КМОП-элементов в подпороговом режиме необходимо оптимизировать конструкцию и технологию с целью снижения величин подпорогового размаха, DIBL-коэффициента и увеличения характеристического тока. Результаты могут быть полезны для разработчиков энергоэффективной аппаратуры
Список литературы
1. Wang A., Calhoun B. H., Chandrakasan A. P. Sub-threshold Voltage Circuit Design for Ultra Low Power Systems. New York: Springer, 2006, 209 p.
2. Reynders N., Dehaene W. Ultra-Low-Voltage Design of Energy-Efficient Digital Circuits. New York: Springer, 2015, 192 p.
3. Jiann-Shiun Yuan, Jie Lin, Qutaiba Alasad, Shayan Taheri. Ultra-Low-Power Design and Hardware Security Using Emerging Technologies for Internet of Things, Electronics, 2017, Vol. 6, No. 3, 67, 55 p.
4. Ibrahim H.H., Singh M.J., Al-Bawri S.S., Ibrahim S.K., Islam M.T., Alzamil A., Islam M.S. Radio Fre-quency Energy Harvesting Technologies: A Comprehensive Review on Designing, Methodologies, and Potential Applications, Sensors, 2022, Vol. 22, 4144, 30 p.
5. Konoplev B.G. Model' rektenny na osnove MOP-tranzistorov dlya sobiraniya SVCH energii pri sverkh-nizkikh urovnyakh moshchnosti [A rectenna model based on MOSFETS for microwave energy harvest-ing at ultra-low power levels], Izvestiya YuFU. Tekhnicheskie nauki [Izvestiya SFedU. Engineering Sci-ences], 2024, No. 6 (242), pp. 248-256.
6. Vaddi R., Dasgupta S., Agarwal R.P. Device and Circuit Design Challenges in the Digital Subthreshold Region for Ultralow-Power App, Hindawi VLSI Design, 2009, Vol. 9, 283702, 14 p.
7. Sicard E., Bendhia S.D. Advanced CMOS Cell Design. New Delhi: Tata McGraw-Hill, 2007, 364 p.
8. International Roadmap for Devices and Systems. More Moore White Paper. IEEE, 2023, 37 p.
9. Sicard E. Introducing 90 nm technology in Microwind3, HAL Open Science. Available at: https://hal.science/hal-03324305 (accessed 16 May 2025).
10. Sicard E., Aziz S.M. Introducing 65 nm technology in Microwind3, HAL Open Science. Available at: https://hal.science/hal-03324309 (accessed 16 May 2025).
11. Sicard E., Aziz S.M. Introducing 45 nm technology in Microwind3, HAL Open Science. Available at: https://hal.science/hal-03324315 (accessed 16 May 2025).
12. Sicard E., Aziz S.M. Introducing 32 nm technology in Microwind35, HAL Open Science. Available at: https://hal.science/hal-03324299 (accessed 16 May 2025).
13. Sicard E. Introducing 20 nm technology in Microwind, HAL Open Science. Available at: https://hal.science/hal-03324322 (accessed 16 May 2025).
14. Sicard E., Trojman L. Introducing 3-nm Nano-Sheet FET technology in Microwind, HAL Open Sci-ence. – URL: https://hal.science/hal-03377556 (accessed 16 May 2025).
15. Bol D., Ambroise R., Flandre D., Legat J.-D. Interests and Limitations of Technology Scaling for Sub-threshold Logic, IEEE Transactions on very large scale integration (VLSI) systems, 2009, Vol. 17, No. 10, pp. 1508-1519.
16. Roy K., Mukhopadhyay S., Mahmoodi-Meimand H. Leakage Current Mechanisms and Leakage Reduc-tion Techniques in Deep-Submicrometer CMOS Circuits, Proceedings of the IEEE, 2003, Vol. 91, No. 2, pp. 305-327.
17. Hanson S., Seok M., Sylvester D., Blaauw D. Nanometer Device Scaling in Subthreshold Logic and SRAM, IEEE Transactions on Electron Devices, 2008, Vol. 55, No. 1, pp. 175-185.
18. Cao Y., Sato T., Orshansky M., Sylvester D., Hu C. New Paradigm of Predictive MOSFET and Inter-connect Modeling for Early Circuit Simulation, IEEE 2000 Custom Integrated Circuits Conference, IEEE, 2000, pp. 201-204.
19. Zhao W., Cao Y. Predictive technology model for nano-CMOS design exploration, ACM J. Emerg. Technol. Comput. Syst., 2007, Vol. 3, No. 1. Article 1, 17 p.
20. Zhao W., Cao Y. New Generation of Predictive Technology Model for Sub-45 nm Early Design Explo-ration, IEEE Transactions on Electron Devices, 2006, Vol. 53, No. 11, pp. 2816-2823.
21. Bol D., Ambroise R., Flandre D., Legat J.-D. Impact of Technology Scaling on Digital Subthreshold Circuits, IEEE Computer Society Annual Symposium on VLSI. IEEE, 2008, pp. 179-184.
22. Sheu B. J., Scharfetter D. L., Ko P.-K., JENG M.-C. BSIM: Berkeley Short-Channel IGFET Model for MOS Transistors, IEEE J. of Solid-State Circuits, 1987, Vol. SC-22, No. 4, pp. 558-566.
23. Hu C., Niknejad A.M., Chauhan S.Y. BSIM4v4.8.2 MOSFET Model – User’s Manual. USA, CA, Berkeley: University of California, 2020, 176 p.
