Статья

Название статьи МЕТОД ИНТЕРВАЛЬНЫХ ОЦЕНОК ЗАДЕРЖЕК И ВЫХОДНЫХ ФРОНТОВ БИБЛИОТЕЧНЫХ ЭЛЕМЕНТОВ НАНОМЕТРОВЫХ КМОП-СХЕМ
Автор С.В. Гаврилов, Г.А. Пирютина, А.Н. Щелоков
Рубрика РАЗДЕЛ II. АВТОМАТИЗАЦИЯ ПРОЕКТИРОВАНИЯ]
Месяц, год 07, 2012
Индекс УДК 621.3.049.771.14
DOI
Аннотация Для решения широкого класса задач моделирования цифровых схем наряду с максимальной задержкой в узле требуется и минимальная задержка. На точный расчет минимальной задержки существенное влияние оказывают гонки и одновременные переключения нескольких входов вентиля. Вместе с тем, существующие средства анализа быстродействия на логическом уровне, как правило, основаны на использовании упрощенной модели задержки вентиля с использованием единственного переключения на входе. В данной работе предлагается метод, обеспечивающий существенное по сравнению с другими известными подходами на логическом уровне повышение точности интервального анализа задержек и выходных фронтов с учетом одновременного переключения нескольких входов вентиля.

Скачать в PDF

Ключевые слова Статический временной анализ (СВА); задержка вентиля; сложно-функциональный блок (СФ-блок).
Библиографический список 1. Robert B., Hitchcock Sr. Timing Verification and the Timing Analysis program // Proceedings of the 19th conference on Design automation, January 1982. – P. 594-604.
2. Glebov A., Gavrilov S., Blaauw D., et. al. False noise analysis using resolution method // ISQED. – 2002. – P. 437-442.
3. Bobba S., Hajj I.N. Estimation of maximum current envelope for power bus analysis and design // Int. Symp. on Phys. Des. – 1998. – P. 141-146.
4. Bhardwaj S., Ghanta P., Vrudhula S. A Framework for Statistical Timing Analysis Using Non-Linear Delay and Slew Models // ICCAD-2006. – P. 225-230.
5. Y.H. Jun, K. Jun and S.B. Park. An accurate and efficient delay time modeling for MOS logic circuits using polynomial approximation // IEEE Trans. on CAD. - Sept. 1989. – Vol. 8.
– P. 1027-1032.
6. CCS Timing Technical White Paper, Version 2.0 // 2006, Synopsys.
7. Open Source ECSM Format Specification. Version 1.2 // Sep. 2005, Cadence Design System.
8. Yalcin H., Hayes J.P. Hierarchical timing analysis using conditional delays // ICCAD 1995. – P. 371-377.
9. Chen L.-C., Gupta S.K. and Breuer M.A. A new gate delay model for simultaneous switching and its applications // in Proc. Design Automation Conference. – 2001. – P. 289-294.

Comments are closed.