Статья

Название статьи ОЦЕНКА ПАРАМЕТРА ЛОГИЧЕСКОЙ ЧУВСТВИТЕЛЬНОСТИ КОМБИНАЦИОННОЙ СХЕМЫ К ОДНОКРАТНЫМ ОШИБКАМ С ПОМОЩЬЮ ВЕРОЯТНОСТНЫХ МЕТОДОВ
Автор Д.В. Тельпухов, Р.А. Соловьев, Н.В. Тельпухова, А.Н. Щелоков
Рубрика РАЗДЕЛ IV. ВЫЧИСЛИТЕЛЬНАЯ ТЕХНИКА И ЭЛЕКТРОНИКА
Месяц, год 07, 2016
Индекс УДК УДК 004.052.32
DOI DOI 10.18522/2311-3103-2016-7-149158
Аннотация Современный путь развития микроэлектронных средств тесно связан с миниатюризацией устройств и уменьшением размерностей технологического процесса, что приводит к уменьшению сбоеустойчивости, и ставит вопросы о способах проектирования надежных интегральных схем. На ранних этапах разработки схемы, когда не определены все пара-метры элементной базы, зачастую требуется производить предварительные оценки сбое-устойчивости с целью использования тех или иных методов повышения маскирующих свойств разрабатываемой логической схемы. Вычисление точных характеристик сбое-устойчивости, таких как полином ошибки, требует существенных вычислительных за-трат, и не может быть применен для средних и больших схем. Следовательно, возникает необходимость в разработке некоторых аппроксимаций, учитывающих это ограничение. В качестве такой метрики в данной работе предлагается использовать обобщенный коэффициент логической чувствительности схемы к одиночным ошибкам. Этот параметр обладает линейной вычислительной сложностью относительно числа элементов и не за-висит от вероятности сбоя вентиля. Кроме того, в условиях, когда вероятность сбоя вентиля стремится к нулю – эта аппроксимация является наиболее точной, являясь касательной к графику полинома ошибки в точке ноль. Более того, использование методов вероятностной логики обеспечивает дополнительные возможности по сокращению времени вычислений, позволяя получать искомую оценку надежности схемы за линейное время в один проход по схеме. Эксперименты продемонстрировали возможность увеличения область применимости данной метрики для больших комбинационных схем с некоторыми потерями в точности вычислений.

Скачать в PDF

Ключевые слова Сбоеустойчивость; комбинационные схемы; логическое маскирование; коэффициент логической чувствительности.
Библиографический список 1. Dodd P.E. et al. Production and propagation of single-event transients in high-speed digital logic ICs // IEEE Transactions on Nuclear Science. – 2004. – Vol. 51, No. 6. – P. 3278-3284.
2. Benedetto J.M. et al. Digital single event transient trends with technology node scaling // IEEE Transactions on Nuclear Science. – 2006. – Vol. 53, No. 6. – P. 3462-3465.
3. Chen Y. et al. Radiation hardened by design techniques to mitigating P-hit single event transient // Nanoelectronics Conference (INEC), 2016 IEEE International. – IEEE, 2016. – P. 1-2.
4. Costenaro E. et al. A practical approach to single event transient analysis for highly complex design // Journal of Electronic Testing. – 2013. – Vol. 29, No. 3. – P. 301-315.
5. Стемпковский А.Л., Тельпухов Д.В., Соловьев Р.А., Соловьев А.Н., Мячиков М.В. Моде-лирование возникновения неисправностей для оценки надежностных характеристик ло-гических схем // Информационные технологии. – 2014. – № 11. – С. 30-36.
6. J. von Neumann. Probabilistic logics and the synthesis of reliable organisms from unreliable components // in Automata Studies, C.E. Shannon and J. McCarthy, Eds. Princeton, NJ: Princeton Univ. Press, 1956, – P. 43-98.
7. Xiao R., Chen C. Gate-level circuit reliability analysis: A survey // VLSI Design. – 2014.
– Vol. 2014, Article ID 529392. – P. 1-12.
8. Стемпковский А.Л., Тельпухов Д.В., Соловьев Р.А., Мячиков М.В. Повышение отказо-устойчивости логических схем с использованием нестандартных мажоритарных элемен-тов // Информационные технологии. – 2015. – Т. 21, № 10. – С. 749-756.
9. Тельпухов Д.В., Соловьев Р.А., Мячиков М.В. Разработка практических метрик для оценки методов повышения сбоеустойчивости комбинационных схем // Информационные технологии и математическое моделирование систем 2015: Труды Международной научно-технической конференции. – 2015. – С. 79-81.
10. Choudhury MR, Mohanram K. Reliability analysis of logic circuits // IEEE Trans CAD.
– 2009. – No. 28 (3). – P. 392-405.
11. Stanisavljević M., Schmid A., Leblebici Y. Reliability of Nanoscale Circuits and Systems: Methodologies and Circuit Architectures. – Springer Science & Business Media, 2010.
12. Стемпковский А.Л., Тельпухов Д.В., Соловьев Р.А., Мячиков М.В., Тельпухова Н.В. Раз-работка технологически-независимых метрик для оценки маскирующих свойств логиче-ских схем // Вычислительные технологии. – 2016. – Т. 21, № 2.
13. Han J, Chen H, Boykin E, Fortes J. Reliability evaluation of logic circuits using probabilistic gate models // Microelectronics Reliability. – 2011. – No. 51(2). – P. 468-76. 20.
14. Jie Han, Erin Taylor, Jianbo Gao and José Fortes. Faults, Error Bounds and Reliability of Nanoelectronic Circuits. Proceedings of the16th International Conference on Application-Specific Systems, Architecture and Processors (ASAP’05). 1063-6862/05 2005 IEEE 19.
15. Nasir Mohyuddin, Ehsan Pakbaznia and Massoud Pedram. Probabilistic Error Propagation in Logic Circuits Using the Boolean Difference Calculus. University of Southern California De-partment of Electrical Engineering Los Angeles, CA, USA.
16. Choudhury MR, Mohanram K. Reliability analysis of logic circuits // IEEE Trans CAD.
– 2009. – No. 28 (3). – P. 392-405.
17. Mahdavi S.J. Seyyed, Mohammadi K. Improved single-pass approach for reliability analysis of digital combinational circuits // Microelectronics Reliability. – 2011. – No. 51. – P. 477-484.
18. Milos Stanisavljevic, Alexandre Schmid and Yusuf Leblebici. Output Probability Density Functions of Logic Circuits: Modeling and Fault-Tolerance Evaluation. Microelectronic Systems Laboratory, EPFL, CH-1015 Lausanne, Switzerland. 978-1-4244-6471-5/10/$26.00c 2010 IEEE.
19. Pilgrim M., Willison S. Dive Into Python 3. – Apress, 2009. – Т. 2.
20. Brezinski C., Zaglia M.R. Extrapolation methods: theory and practice. – Elsevier, 2013. – Т. 2.

Comments are closed.