Статья

Название статьи СТАТИЧЕСКИЙ ВРЕМЕННОЙ АНАЛИЗ КМОП-СХЕМ С УЧЕТОМ ДЕСТАБИЛИЗИРУЮЩИХ ФАКТОРОВ
Автор С.В. Гаврилов, Г.А. Пирютина, А.Н. Щелоков
Рубрика РАЗДЕЛ II. АВТОМАТИЗАЦИЯ ПРОЕКТИРОВАНИЯ
Месяц, год 07, 2013
Индекс УДК 621.3.049.771.14
DOI
Аннотация Проблема повышения надежности интегральных схем (ИС) становится актуальнее с каждой новой технологией. Для уровня проектных норм 45–32 нм проектирование СБИС требует фундаментальных изменений как в методологии, так и в средствах САПР, в частности  требуется  статический  временной  анализ  КМОП-схем  с  учетом  дестабилизирующих факторов, таких как деградация порогового напряжения и эффект температурной нестабильности при отрицательном смещении. В данной статье представлены методы,  обеспечивающие  существенное  повышение  точности  расчета  задержек  в  цифровых схемах с учетом дестабилизирующих факторов на логическом уровне за счет детального анализа внутренней структуры вентилей.

Скачать в PDF

Ключевые слова Статический временной анализ; SP-граф; сложно-функциональный блок.
Библиографический список 1. Hitchcock R.B. Sr. Timing Verification and the Timing Analysis program // Proceedings of the 19th conference on Design automation. – January 1982. – P. 594-604.
2. Bhardwaj S., Ghanta P., Vrudhula S. A Framework for Statistical Timing Analysis Using Non-Linear Delay and Slew Models // ICCAD-2006. – P. 225-230.
3. Bryant R.E. Boolean Analysis of MOS Circuits // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. – 1987. – Vol. 6, № 4. – P. 634-649.
4. Kuo Y.M., Chang Y.L., and Chang S.C. Efficient Boolean Characteristic Function for Fast Timed ATPG // in Proc. International Conference on Computer-Aided Design. – 2006. – P. 96-99.
5. Luo H., Wang Yu, et. al. A Novel Gate-Level NBTI Delay Degradation Model with Stacking Effect, 2007. – P. 160-170.
6. Lorenz D., Shlichtmann U., et. al. Aging-aware Timing Analysis of Combinatorial Circuits on Gate level, Information Technology, 2010. – P. 181-188.
7. Paul C.B., et al. Impact of NBTI on the Temporal Performance Degradation of Digital Circuits// IEEE ELECTRON DEVICE LETTERS. – 2005. – Vol. 26, № 8. – P. 780-785.
8. Khan S. Hamdioui S. Temperature Dependence of NBTI Induced Delay// IEEE 16th International On-Line Testing Symposium, 2010. – P. 15-20.
9. Sakurai T., Newton A.R. Alpha-power law MOSFET model and its applications to CMOS inverter delay and other formulas // IEEE JSSC. – Apr. 1990. – Vol. SC-25, № 2. – P. 584-594.

Comments are closed.