Статья

Название статьи ОБЗОР МЕТОДОВ УЧЕТА ВРЕМЕННЫХ ЗАДЕРЖЕК ПРИ ЛОГИЧЕСКОМ СИНТЕЗЕ
Автор С.В. Баринов, В.М. Курейчик
Рубрика РАЗДЕЛ III. АВТОМАТИЗАЦИЯ ПРОЕКТИРОВАНИЯ
Месяц, год 01, 2007
Индекс УДК
DOI
Аннотация

Скачать в PDF

Ключевые слова
Библиографический список 1. Афанасьев И.В., Венгер О.В., Марченко А.М. Применение кластеризации при логическом синтезе//II Всероссийская научно-техническая конференция «Проблемы разработки перспективных микроэлектронных систем - 2006»/МЭС-2006, стр. 40-44
2. Lawler, E. L., K. N. Levitt and j. Turner. “Module Clustering to Minimize Delay in Digital Networks”, IEEE Transactions on Computers. Vol C-18 No. 1, 1966, p. 47-77
3. Murgai, R., R.K. Brayton and A. Songiovanni-Vincentelli. “On Clustering for Minimun Delay/Area”, Proc. of the IEEE Int’l Conf. On Computer-Aided Design, Nov., 1991, p. 6-9
4. J. Cong, H. Li, and C. Wu. Simultaneous Circuit Partitioning/Clustering with Retiming for Performance Optimization, In Proc. ACM/IEEE Design Automation Conference, p. 460–465, 1999.
5. R. Aggarwal, R. Murgai, and M. Fujita. Speeding Up Technology-Independent Timing Optimization by Network Partitioning // Proc. ACM/IEEE Design Automation Conference. - Nov. 1997. - p. 83-90.
6. D. Banieres, J. Cortadella, and M. Kishinevsky. Dominatorbased Partitioning for Delay Optimization, Great Lake Symposium on VLSI, 2006.
7. S. Dey, F. Brglez, G. Kedem. Circuit Partitioning for Logic Synthesis // IEEE Journal of Solidstate Circuits. – March 1991. - V. 26. - № 3.
8. Y. Nakamura and T. Yoshimura. A Partitioning-based Logic Optimization Method for Large Scale Circuits with Boolean Matrix // Proc. ACM/IEEE Design Automation Conference, 1995.
9. G. Karypis, R. Aggrwal, V. Kumar, and S. Shekhar. Multilevel hypergraph partitioning: Application in VLSI domain // Proc. ACM/IEEE Design Automation Conference, 1997.
10. Elmore W.C. The Transient Response of Damped Linear Networks with Particular Regards to Wide-Band Amplifies // J. Appl. Phys. - 1948. - V. 19. - P. 55–63.
11. Cong J.J., Leung K.-S. Optimal Wiresizing Under Elmore Delay Model // IEEE Trans. on CAD of Integrated Systems. - 1995. - V. 14. - № 3. - P. 321–336.
12. Chen C.P., Chen Y.P., Wong D.F. Optimal Wiresizing Under Elmore Delay Model // IEEE Trans. on CAD of Integrated Systems. - 2002. - V. 21. - No. 3. - P. 319–329.

Comments are closed.