Статья

Название статьи МНОГОКРИТЕРИАЛЬНАЯ ОПТИМИЗАЦИЯ СТАНДАРТНЫХ КМОП-СХЕМ В СУБМИКРОННЫХ ТЕХНОЛОГИЯХ
Автор А.Ф. Мелик-Адамян
Рубрика РАЗДЕЛ II. АВТОМАТИЗАЦИЯ ПРОЕКТИРОВАНИЯ
Месяц, год 12, 2009
Индекс УДК 519.687.1
DOI
Аннотация С уменьшением физических размеров транзисторов, адаптация стандартных ячеек и небольших схем в маршруте проектирования СБИС на этапе физического проектирования, является одной из актуальных задач в САПР микроэлектроники. Часто достижение тех или иных характеристик СБИС легче произвести адаптацией библиотек ячеек, нежели перепроектированием СБИС. В статье предложен метод многокритериальной оптимизации стандартных ячеек, годный для использования в существующих маршрутах проектирования. Экспериментальные результаты показывают улучшение характеристик энергопотребления и оптимизации площади до 15 %.

Скачать в PDF

Ключевые слова САПР микроэлектроники; генетические алгоритмы; многокритериальная оптимизация.
Библиографический список 1. Курейчик В.М., Лебедев Б.К., Лебедев О.К. Поисковая адаптация. – М.: Физматлит, 2006.
2. Гладков Л.А., Курейчик В.В., Курейчик В.М. Генетические алгоритмы. – М.: Физматлит, 2006.
3. Курейчик В.В., Курейчик В.М., Родзин С.И. Концепция эволюционных вычислений, инспирированных природными системами // Известия ЮФУ. Технические науки. – 2009. – № 4 (93). – C. 16-24.
4. Лебедев Б.К. Методы поисковой адаптации для решения оптимизационных задач // Новости искусственного интеллекта. – М., – 2000. – № 3. – C. 66-79.
5. S.S. Sapatnekar, V.B. Rao, and P.M. Vaidya. A convex optimization approach to transistor sizing for CMOS circuits // Proc. ACM/IEEE Int. Conf. Computer-Aided Design. – 1991. – P. 482-485,
6. J.-M. Shyu, A. Sangiovanni-Vincentelli, J. Fishburn, and A. Dunlop. Optimization-based transistor sizing // IEEE J. Solid-State Circuits, vol. 23. – P. 400-409, Apr. 1988.
7. M.R. Berkelaar and J. A. Jess, Gate sizing in MOS digital circuits with linear programming // Proc. European Design Automation Conf. – 1990. – P. 217-221.
8. P.K. Chan. Algorithms for library-specific sizing of combinational logic // Proc. ACM/IEEE Design Automation Conf. – 1990. – P. 353-356.
9. S. Narendra, V. De, S. Borkar, D. Antoniadis, A. Chandrakasan. Full-chip subthreshold leakage power prediction model for sub-0.18um CMOS // ISLPED, 2002.
10. S. Mukhopadhyay, A. Raychowdhury, K. Roy. Accurate estimate of total leakage current in scaled CMOS circuits based on compact current modeling // DAC 2003.
11. R. Rao, A. Srivastava, D. Blaauw, D. Sylvester. Statistical estimation of leakage current considering inter- and intra-die process variation // ISLPED, 2003.
12. A. Srivastava, R. Bai, D. Blaauw, D. Sylvester. Modeling and analysis of leakage power considering within-die process variations, ISLPED, 2002.
13. BSIM4 Reference Manual http://www-device.eecs.berkeley.edu/~bsim4/
14. Соболь И.М., Статников Р.Б. Выбор оптимальных параметров в задачах со многими критериями. – М.: Изд-во Дрофа, 2006.
15. V. Oklobdzija. Digital Design and Fabrication // CRC Press, 2008.
16. C. Pigue.t Low Power Electronics Design // CRC Press, 2007.
17. BSIM3 Reference Manual http://www-device.eecs.berkeley.edu/~bsim3/.
18. UC Berkeley Device Group. BSIM 4.2.1 MOSFET Model – User’s Manual, 2004.
19. S.H. Choi, B.C. Paul, K. Roy. Novel sizing algorithm for yield improvement under process variation in nanometer technology // DAC, 2004.
20. A.A.Ilumoka. Optimal transistor sizing for CMOS circuits using modular artificial neural networks // Twenty-Ninth Southeastern Symposium on System Theory. – 1997.
21. J. Singh, V. Nookala, Z.-Q. Luo, S. Sapatnekar. Robust gate sizing by geometric programming // DAC. – 2005.
22. V. Agarwal, J. Wang. Yield-area optimizations of digital circuits using non-dominated sorting genetic algorithm (YOGA) // DAC. – 2006.
23. M. Pan, C.C. N. Chu, H. Zhou. Timing yield estimation using statistical static timing analysis // Intl Symposium on Circuits and Systems. – 2005.
24. O. Neiroukh, X. Song. Improving the process-variation tolerance of digital circuits using gate sizing and statistical techniques // Design Automation and Test in Europe. – 2005.
25. M. Mani, A. Devgan, M. Orshansky. An efficient algorithm for statistical minimization of total power under timing yield constraints // DAC. – 2005.
26. C.M. Foncesa, P.J. Flemming. Genetic algorithms for multi-objective optimization: Formulaton, discussion and generalization // In 5th Intl Conf on Genetic Algorithms. – 1993. – P. 416-423.
27. N. Srinivas, K. Deb. Multi-objective function optimization using non-dominated sorting genetic algorithms // Evolutionary Computatio. – 1994.
28. A.G. Cunha, P. Oliveira, J. A. Covas. Use of genetic algorithms in multicriteria optimization to solve industrial problems // Proceedings of the Seventh International Conference on Genetic Algorithms. – 1997. – P. 682-688.
29. K. Deb. Non-linear goal programming using multi-objective genetic algorithms // Evolutionary Computation Journal. – 1994.
30. J. Liou, K. Cheng, S. Kundu, A. Krstic. Fast statistical timing analysis by probabilistic event propagation // DAC. – 2001. – P. 661-666.
31. M. Hansen, H. Yalcin, J.P. Hayes. Unveiling the iscas-85 benchmarks: A case study in reverse engineering // IEEE Design and Test. – 1999.
32. P. Bratley, B. Lox, H. Niederreiter. Implementation and Tests of Low-Discrepancy Sequences // ACM Transactions on Modeling and Computer Simulation. – Vol. 2, No. 3, July 1992. – P. 195-213.
33. H. Hong, F. Hickernel. Computational Investigations of Low-Disrepancy Sequences // ACM Transactions on Mathematical Software. – Vol. 23, No. 2, June 1997. – P. 266-294.
34. H. Hong, F. Hickernel. Algorithm 823: Implementing Scrambled Digital Sequences // ACM Transactions on Mathematical Software. – Vol. 29, No. 2, June 2003. – P. 95-109.
35. S. Joe, F. Kuo. Remark on Algorithm 659: Implementing Sobol’s Quasirandom Sequence Generator // ACM Transactions on Mathematical Software. – Vol. 29, No. 1, March 2003. – P. 49-57.

Comments are closed.