Статья

Название статьи ТЕОРЕТИКО-ГРАФОВАЯ МОДЕЛЬ СЛОЖНО-ФУНКЦИОНАЛЬНЫХ БЛОКОВ ДЛЯ КМОП ТЕХНОЛОГИЙ С ТРЕХМЕРНОЙ СТРУКТУРОЙ ТРАНЗИСТОРА
Автор С.В. Гаврилов, Г.А. Иванова, А.Л. Стемпковский
Рубрика РАЗДЕЛ II. АВТОМАТИЗАЦИЯ ПРОЕКТИРОВАНИЯ
Месяц, год 07, 2014
Индекс УДК 621.3.049.771.14
DOI
Аннотация Данная статья посвящена исследованию и разработке методов проектирования заказных сложно-функциональных блоков в базисе элементов с регулярной топологической структурой в слоях поликремния и диффузии. На сегодняшний день ключевые блоки микроэлектронных систем, такие как, ядра микропроцессоров, микроконтроллеров ведущие разработчики микроэлектронной аппаратуры по-прежнему отрабатывают в полностью заказном режиме, в котором окончательный состав библиотечных элементов заранее неизвестен, и проектирование ведется на предельно низком транзисторном уровне. Однако автоматизация процесса логического и топологического синтеза для полностью заказного проектирования затруднена из-за существенного возрастания сложности задачи c увеличением степени интеграции микроэлектронных систем и уменьшением технологических размеров базовых элементов до 22 нм и ниже. В данной статье проведен сравнительный анализ существующих подходов разработки топологии FinFET структур (технология с трехмерной структурой транзистора в форме плавника (fin)), а также сравнительный анализ этих структур с КМОП структурой. Представлены методы формирования топологической конструкции различных FinFET структур для синтеза топологии элементов с регулярной топологической структурой в слоях поликремния и диффузии.

Скачать в PDF

Ключевые слова SP-граф; сложно-функциональный блок (СФ-блок); FinFET транзисторы (транзисторы с трехмерной структурой в форме плавника); КМОП технология.
Библиографический список 1. Талалай М.С., Трушин К.В., Венгер О.В. Логический синтез комбинационных схем на основе транзисторных шаблонов с регулярной топологией // Информационные технологии. – 2011. – № 4 (176). – С. 2-7.
2. Muttreja A., Agarwal N., Jha N.K. CMOS Logic Design with Independent-gate FinFETs // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. – 2007. – P. 560-567.
3. Meinhardt C., Reis R. FinFET Basic Cells Evaluation for Regular Layouts // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. – 2013. – P. 1-4.
4. Mishra P., Muttreja A., Jha N.K. FinFET Circuit Design // Springer Science+Business Media LLC. – 2011. – P. 23-54.
5. Datta A., Goel A., Cakici R.T. Modeling and Circuit Synthesis for Independently Controlled Double Gate FinFET Devices // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. – 2007. – P. 1957-1966.
6. Huang X., Lee W.-C., Kuo C., Hisamoto D. Sub 50-nm FinFET: PFET // Tech. Dig. IEDM, Washington, DC, 1999. – Р. 67-70.
7. Collinge J. P. FinFETs and Other Multi-Gate Transistors // New York: Springer. – 2008.
8. Liu Y.X., Matsukawa T., Endo K., Masahara M. Cointegration of high-performance tied-gate three-terminal FinFETs and variable threshold-voltage independent-gate four-terminal FinFETs with asymmetric gate-oxide thicknesses // IEEE Electron Device Lett. – 2007. – Vol. 28, № 6. – P. 517-519.
9. Agostinelli M., Alioto M., Esseni D., Selmi L. Leakage-delay tradeoff in FinFET logic circuits: A comparative analysis with bulk technology // IEEE Trans. Very Large Scale Integr. (VLSI) Syst. – 2010. – Vol. 18, № 2. – P 232-245.
10. Tawfik S.A., Kursun V. Low-power and compact sequential circuits with independent-gate FinFETs // IEEE Trans. Electron Devices. – 2008. – Vol. 55, № 1. – P. 60-70.
11. Cakici R T., Roy K. Analysis of options in double-gate MOS technology: A circuit perspective // IEEE Trans. Electron Devices. – 2007. – Vol. 54, № 12. – P 3361-3368.
12. Anil K.G, Henson K., Biesemans S., Collaert N. Layout density analysis of FinFET // Proc. ESSDERC. 2003. – P. 139-142.
13. Гаврилов С.В., Гудкова О.Н., Щелоков А.Н. Логико-временной анализ нанометровых схем на основе интервального подхода // Известия ЮФУ. Технические науки. – 2012. – № 7 (132). – С. 85-91.

Comments are closed.